台积电规划1.5nm到0.1nm工艺冲击晶体管数量极限

在本月举行的IEDM 2023会议上，台积电制定了一个包含1万亿个晶体管的芯片封装路线图。这一计划与英特尔去年透露的规划相似。然而，需要注意的是，这个数字来自单个芯片封装上的3D封装小芯片集合。

虽然如此，台积电也在致力于开发单个芯片上拥有2000亿晶体管的处理能力。为了实现这一目标，该公司重申正在致力于2nm级别的N2和N2P制造工艺，以及1.4nm级别的A14和1nm级别的A10制造工艺。预计这些技术将于2030年左右完成。

除了晶圆片方面的研发外，台积电还预计封装技术（如CoWoS、InFO、SoIC等）将不断进步，使其能够在2030年左右构建出能够集成超过1万亿个晶体管的多芯片解决方案。

此外，在IEDM 2023会议上，台积电还透露了1.4nm级别的工艺制程研发已经全面展开，并且重新确认了2nm级别的制程将于2025年开始量产的计划。